实验五 用状态机实现简单计算器
实验目的:
用状态机实现1位十进制加减法计算器的设计,了解一般状态机的设计方法.
进一步熟悉VHDL硬件描述语言和Quartus II开发环境.
实验原理
对于一个简单的数学计算式A+B=C,每一个运算数或运算符的输入用状态机中的一个状态来实现, 例如在输入A时定义为状态1,输入运算符时为状态2等等.如果输入错误可以选择继续等待输入,最后输入等号后要求输出运算结果C.
本试验利用状态机实现了简单的算式输入和计算.状态转换图如下:
三,实验内容
在电路模式0下,用数码管1-6显示运算式及结果.键1作为数据输入,其中0-9代表输入运算数,A代表运算符"+",B代表运算符"-",C代表运算符"=".输入的数据先在LED小灯上调整,当调整到需要的数据时,在使能信号的作用下输入到FPGA内部保存,并在数码管上显示.可以使用键8和键7分别作为使能en和复位rst信号.当输入"="后,数码管中自动输出运算结果.
完成A+B=C和A-B=C两种运算表达式设计.用两个数码管输出10进制的输出结果.当结果为负时,用"E"代表负号.比如输出6+9=15和6-9=E3等.要求完成仿真综合并在FPGA上完成硬件测试.
编程思路:
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY EasyCalculator IS
PORT ( RESET , EN : IN STD_LOGIC;
DATAIN : IN STD_LOGIC_VECTOR(3 DOWNTO 0);
OUTPUTA , OUTPUTB , OUTPUTOP , OUTPUTEQ : OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
RESULT1 , RESULT2 : OUT STD_LOGIC_VECTOR(3 DOWNTO 0));
END EasyCalculator;
ARCHITECTURE behav OF EasyCalculator IS
TYPE states IS (s0,s1,s2,s3,s4);
SIGNAL C_ST : states;
BEGIN
PROCESS (RESET,EN)
VARIABLE A,OP,B,C,D : STD_LOGIC_VECTOR(3 DOWNTO 0);--变量(因为输出不能做运算)
--C是结果的高位,D是结果的低位
BEGIN
IF RESET = '1' THEN C_ST <= s0 ;
OUTPUTA <= "0000";
OUTPUTB <= "0000";
OUTPUTOP <= "0000";
OUTPUTEQ <= "0000";
RESULT1 <= "0000";
RESULT2 IF DATAIN = "0000"
THEN C_ST <= s1; A:=DATAIN;
ELSE C_ST <= s0;
END IF;
OUTPUTA <= DATAIN;