第7章
数字系统设计实例
第7章 数字系统设计实例
7.1 半整数分频器的设计 7.2 音乐发生器 7.3 2FSK/2PSK信号产生器 7.4 实用多功能电子表 7.5 交通灯控制器 7.6 数字频率计 习题
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7.1 半整数分频器的设计
在数字系统设计中,分频器是一种基本电路.分 频器的实现非常简单,可采用标准的计数器,也可采 用可编程逻辑器件来实现一个整数分频器.分频器通 常用来对某个给定频率进行分频,得到所需的频率. 在某些场合下,用户所需要的频率与频率时钟源不是 整数倍关系,此时可采用小数分频器进行分频.
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7.1.1 小数分频的基本原理 设有一个5 MHz的时钟源,但电路中需要产生一个 2 MHz的时钟信号,由于分频比为2.5,因此整数分频 器将不能胜任. 采用可编程逻辑器件实现分频系数为2.5的分频 器,可采用以下方法:设计一个模3的计数器,再设计 一个扣除脉冲电路,加在模3计数器输出之后,每来两 个脉冲就扣除一个脉冲(实际上是使被扣除的脉冲变成 很窄的脉冲,可由异或门实现),就可以得到分频系数 为2.5的小数分频器.采用类似方法,可以设计分频系 数为任意半整数的分频器.
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小数分频的基本原理为脉冲吞吐计数法:设计两个 不同分频比的整数分频器,通过控制单位时间内两种分 频比出现的不同次数,从而获得所需的小数分频值.例 如设计一个分频系数为10.1的分频器,可以将分频器设 计成9次10分频,1次11分频,这样总的分频值为 (9×10+1×11)/(9+1) =10.1
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从这种实现方法的特点可以看出,由于分频器的 分频值在不断改变,因此分频后得到的信号抖动较 大. 当分频系数为N-0.5(N为整数)时,可控制扣除脉冲 的时间,使输出为一个稳定的脉冲频率,而不是一次N 分频,一次N-1分频.
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7.1.2 电路组成 设需要设计一个分频系数为N-0.5的分频器,其电 路可由一个模N计数器,一个二分频器和一个异或门组 成,如图7-1所示. 在实现时,模N计数器可设计成带预置的计数器, 这样就可以实现任意分频系数为N-0.5的分频器.
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f0
异或门
模N计数器
f0/(N-0.5)
二分频器
f0/(2N-1)
图7-1 通用半整数分频器
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7.1.3 VHDL程序 LIBRARY IEEE; USE IEEE.STD_LOGIC_1164.ALL; USE IEEE.STD_LOGIC_UNSIGNED.ALL; ENTITY deccount IS PORT ( inclk: IN STD_LOGIC; --时钟源
preset: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --预置分频值N
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outclk1: OUT STD_LOGIC; outclk2: BUFFER STD_LOGIC --输出时钟 ); END deccount; ARCHITECTURE deccount_arch OF deccount IS SIGNAL clk, divide2: STD_LOGIC; SIGNAL count: STD_LOGIC_VECTOR(3 DOWNTO 0);
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BEGIN clk<=inclk XOR divide2; --inclk与divide2异或后作为模N计数器的时钟 outclk1<=inclk; PROCESS(clk) BEGIN IF(clk'event AND clk='1') THEN IF(count="0000") THEN
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