ispLEVER 软件 FPGA 设计流程介绍
Jeffery Pu
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目的:
该培训资料适用于初次使用ispLEVER软件或不常使用该软件的工 程设计人员,它可以帮助你去了解不同的处理过程,使用各种工 具,以及熟悉ispLEVER产生的各种报告. 通过实际设计例子,了解仿真功能,功耗的计算,静态时序分析 ,以及由时序驱动的布局和布线,检查软件输出的报告等. 练习约束设计的输入信号,输出信号以及这些信号管脚的分配. 修改约束条件,达到最佳地利用Lattice FPGA的结构和资源,同 时实现高性能.
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设计实例说明-1:
该培训资料以一个16bit的计数器为例,介绍FPGA的设计流 程.设计中使用寄存器输出,并利用FPGA锁相环(PLL)的特 性,既满足计数器最大工作频率的要求,又满足较小的 Clock-to-output(Tco)时间要求. 三种不同的设计方式,三种不同的时序结果: 设计1:
module pinassign_PLL (RESET_L, CLK, CNT); input RESET_L; input CLK;
output [15:0] CNT /* synthesis syn_useioff=1 */; reg [15:0] CNT; wire RESET; assign RESET = !RESET_L; //Insert PLL instantiation here always @(posedge CLK or posedge RESET) begin if (RESET) CNT <= 16'b0; else CNT <= CNT + 1; end
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A
endmodule
设计实例说明-2:
设计B:
module pinassign_PLL (RESET_L, CLK, CNT); input RESET_L; input CLK;
output [15:0] CNT /* synthesis syn_useioff=0 */; reg [15:0] CNT; wire RESET; assign RESET = !RESET_L; //Insert PLL instantiation here always @(posedge CLK or posedge RESET) begin if (RESET) CNT <= 16'b0; else CNT <= CNT + 1; end
B
endmodule
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设计实例说明-3:
设计C:
module pinassign_PLL (RESET_L, CLK, CNT); input RESET_L; input CLK; output [15:0] CNT /* synthesis syn_useioff=1 */; reg [15:0] q_i; reg [15:0] CNT; wire RESET; wire PPCLK; assign RESET = !RESET_L; //Insert PLL instantiation here ec_pll ec_pll_inst( .CLK(CLK), .RESET(RESET), .CLKOP(PPCLK), .LOCK()); always @(posedge PPCLK or posedge RESET) begin if (RESET) q_i <= 16'b0; else q_i <= q_i + 1; end always @(posedge PPCLK or posedge RESET) begin if (RESET) CNT <= 16'b0; else
C
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