高速数位电路设计技术探讨
宏碁电脑桌上型电脑研展处工程师 ■苏家弘 电脑的速度越来越快,工程师也遇到愈来愈大的挑战.年底英代尔(Intel)将 推出晶片组 440BX,将主机板上的时脉从 66MHz 推进到 100MHz.对於众多主机 板的研发工程师而言,这种高速不啻是恶梦般的挑战.但这不只在主机板业, 所有数位电子业都面临这种速度的竞赛. 关於高速数位电路的电气特性,设计重点大略可分为三项:正时(Timing ), 信号品质(Signal Quality)与电磁干扰(EMI)的控制.在正时方面,由於数 位电路大多依据时脉信号来做信号间的同步工作,因此时脉本身的准确度与各 信号间的时间差都需配合才能正确运作.在高速的世界里,时间失之毫厘差以 千里,严格的控制线长,基版材质等都成为重要的工作.在信号品质方面,高 速电路已不能用传统的电路学来解释.随著频率变高,信号线长已逐渐逼近电 磁波长,此时诸如传输线原理(Transmission Line)的分布电路(Distribute circuit)的概念,需加以引进才能解释并改进信号量测时所看到的缺陷.在电 磁干扰方面,则需防范电路板的电磁波过强而干扰到其他的电器用品.本文将 依序介绍这些设计上的重点.
正时( T i m i n g )
如图 1,来源(source)晶片(A)发出一个时脉长度(T)的信号 a 给目标 (target)晶片 B.对 A 的内部机制而言,他发出或收起信号 a 是在时脉上升 一段时间之后,这就是有效持续时间(valid delay).在最坏的情形下,a 信 号只能持续 T-(Tmax-Tmin)的时间.而 B 晶片,必须在这段持续时间内读入 a, 那就必须在时脉 B 上升之前,a 已存在一段设置时间(setup time),在上升 之后,再持续一段保存时间(hold time). 要考虑的有以下几点: 1.A 与 B 所收到的时脉信号 CLK_A 与 CLK_B 是否不同步 亦即是否有时脉歪斜 (clock skew)的现象. 2.信号 a 从 A 传至 B 所用的传导时间(flight time)需要多少 3.时脉本身的不稳度(clock jitter)有多少 我们所设计的设置时间与保存 时间能否容忍这个误差
传输速度的计算
就 1,2 两点,我们都必须计算信号在电路板上的传导速度才行,但这又和许多 系数息息相关,包括导体(通常为铜箔)的厚度与宽度,基板厚度与其材质的
电介系数(permittivity).尤其以基板的电介系数的影响最大:一般而言, 传导速度与基板电介系数的平方根成反比.
以常见的 FR-4 而言,其电介系数随著频率而改变,其公式如下: ε=4.97-0.257log 但须注意,此处的参数 f 不是时脉的频率,而是信号在傅立叶转换后所占的频 宽. 以 PentiumⅡ的时脉信号为例,其上升或下降缘速率典型值约在 2V/ns,对 2.5V 的时脉信号而言,从 10%到 90%的信号水平约需 1ns 的时间,依公式: BW=0.35/T 可知频宽为 350MHz.代入公式可知电介系数大约是 4.57. 如果传导的是两片无穷大的导体所组成的完美传输线,那麼传输的速度应为亦 即 1.38xm/sec,或者 5.43 inch/ns. 但对电路板这种信号线(trace)远比接地层要细长的情况,则可以用微条 (microstrip)或条线(stripline)的模型来估算.对於走在外层的信号线, 以微条的公式: inch/ns 可得知其传输速度约为 6.98 inch/ns. 对於走在内层的信号线,以条线的公式: inch/ns 可得知其传输速度约为 5.50 inch/ns. 除此之外,也不要忽视贯穿孔(via)的影响.一个贯穿孔会造成 24 ps 左右的 延迟.贯穿孔的模型请参考本文后的小附记. 至於各时脉,如 CLK_A 与 CLK_B 之间的时间差,可以在时脉产生器的说明书中 查到.以 PentiumⅡ的规范而言,主汇流排(host bus)上的时脉理论上都必须 同时到达各元件;若有时脉不稳,单一时脉而言必须在 250 ps 内.因此在最坏 的情况下,信号设置时间与保存时间需再保留 500 ps 的余裕. 举例而言,时脉产生器到晶片 A 的时脉线长为 12 inch,并打了 4 个贯穿孔; 到 B 为 7 inch,没有贯穿孔,则两者之间的时脉歪斜为(12-7)/6.98+0.024× 4=0.81 ns.再加上时脉产生器的时脉不稳,两者之间的时脉歪斜最大可到
1.31ns.信号传导时间也可以用相同的原理算出.至於信号的设置时间与保存 时间,则可以在晶片的说明书中查到. 至此,可以归纳出关於正时方面的设计重点: a.在设计时,计算电路板上的传导速度,来估算信号的传导时间与时脉歪斜的 程度.配合晶片说明书上信号有效持续时间的规格,即可估计出是否合乎信号 设置时间与保存时间的要求. b.电路板制作完成后,实际测量设置时间与保存时间是否合乎要求.若能再保 留时脉不稳度所需的余裕,即可万无一失.

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