基于 FPGA 的低成本长距离高速传输系统的设计与实现
王康 郭智勇 (电子科技大学 通信与信息工程学院 成都 611731) 摘要: 为解决目前高速信号处理中的数据传输速度瓶颈以及传输距离的问题,设 计并实现了一种基于 FPGA 的高速数据传输系统,本系统借助 Altera Cyclone III FPGA 的 LVDS I/O 通道产生 LVDS 信号,稳定地完成了数据的高速,远距离传 输.系统所需的 8B/10B 编解码,数据时钟恢复(CDR),串/并行转换电路,误码 率计算模块均在 FPGA 内利用 VHDL 语言设计实现,大大降低了系统互联的复 杂度和成本,提高了系统集成度和稳定性. 关键词:数据传输,高速,远距离,FPGA,LVDS 中图分类号: TP302 . 2 文献标志码:A
Design and Implementation of Low-cost Long-distance High-speed Data Transmission System Based on FPGA
WANG Kang, GUO Zhi Yong (School of Communication and information Engineering, , University of Electronic Science and Technology of China , Chengdu , 611731 )
Abstract: To solve the speed bottle-neck and long-distance transmission in current high-speed signal processing system, a scheme for high-speed data transmission system was proposed and implemented based on field programmable gate array (FPGA). With the LVDS signal produced by Altera Cyclone III FPGA I/O channel, the system completed the high-speed data ,long-distance transmission stably. 8B/10B coder and decoder ,clock data recovery(CDR),string/parallel transition circuit, BER calculation module were all designed with VHDL in FPGA, witch reduce the complexity and costs of interconnected system ,improve the system integration and stability. Keywords:Data Transmission, High-speed, Long-distance, FPGA, LVDS
0.引言:
在地质勘探,工业环境监测,大型科学实验等领域中需要将实时采集到的大 量数据以较高的速率传输距离较远, 复杂而庞大的数据传输任务给传输系统的设 计带来极大的挑战. 目前常见的远距离高速传输方案多采用较为复杂的光纤通道 等方案,系统的成本,设计难度,体积和功耗都相对较大,限制了其应用场合. LVDS(Low Voltage Differential Signaling)是一种小振幅差分信号技术,它 允许单个信道传输速率达到每秒数百兆比特, 其特有的低振幅及恒流源模式驱动 [1] 只产生极低的噪声,消耗非常小的功率 .LVDS 是目前常见的高速数据传输方 案,但其多用于芯片间,背板间或设备间进行近距离的数据传输. 本文中提出的高速数据远距离传输系统方案以 Altera 公司 Cyclone III 系列低 成本 FPGA 芯片 EP3C5E144C8 的为核心,以 LVDS 信号为基础,通过增加信道 编码, 数据时钟恢复, 预加重和均衡等技术, 保证了数据传输的稳定性和同步性. 保证采用 UTP-5 双绞线为传输介质时传输速率不低于 400Mbps,传输距离为 50 米时上的,实现低成本的远距离高速数据传输.
1.方案总体设计:
LVDS 信号一种低振幅高速差分信号,由于其电气特性决定了其传输距离有 限.为了满足系统使用 UTP-5 双绞线实现距离 50m 的数据传输要求,需要通过 增加预加重和均衡技术来恢复线路上传输的信号波形. 由于传输距离较远且传输 速率较高,无法直接采用传送位时钟信号和帧同步脉冲来保证系统同步.本系统 采取接收端从接收数据中恢复时钟信号的方法简化系统设计方案. 系统整体设计框图如图 1 所示,整个系统的核心模块包括了 8B/10B 编码, CDR(时钟恢复) ,并-串/串-并转换模块,LVDS 接口电路,电缆驱动器(Cable Driver) 和电缆均衡器 (Cable Equalizer) 数据在发送端的 FPGA 内经过 8B/10B 等. 编码,并-串转换经 LVDS 模式的 I/O 端口转化为 LVDS 信号,然后经过线路驱 动器芯片 CLC001 预加重后,通过 UTP-5 双绞线传出数据.接收端收到的信号 经过均衡器芯片 LMH0074SQ 均衡后进入 FPGA,在接收端 FPGA 内,数据先经 过 CDR 模块提取时钟信号,然后字对齐后经过串-并转换产生并行数据流,最后 经过 8B/10B 解码模块得到传输数据. 整个系统除电缆驱动器和电缆均衡器采用专用芯片外其它功能均在 FPGA 内 部实现,从而极大的减小了系统的复杂度和 PCB 板的面积.

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