FPGA设计全流程:Modelsim>>Synplify.Pro>>ISE
第一章 Modelsim编译Xilinx库
第二章 调用Xilinx CORE-Generator
第三章 使用Synplify.Pro综合HDL和内核
第四章 综合后的项目执行
第五章 不同类型结构的仿真

第一章 Modelsim编译Xilinx库

本章介绍如何编译HDL必须的Xilinx库和结构仿真.
创建将被编译库的目录
在编译库之前,最好先建立一个目录(事实上必须建立一个目录),步骤如下.(假设
Modelsim的安装目录是"$Modeltech_6.0",ISE的安装目录是"$Xilinx")
◆ 在"$Modeltech_6.0/"目录下建立一个名为XilinxLib的文件夹;
◆ 启动Modelsim后,从"File"菜单项中点击"Change Directory"并指定到刚刚
建立的那个文件夹"XilinxLib";
◆ 接下来要做的事情是将Xilinx库编译到"XilinxLib"文件夹中.有三个库需要被
编译.它们分别是"simprims","unisims"和"XilinxCoreLib";(所有这些库文
件都在"$Xilinx/verilog/src"目录下)
◆ 点击Modelsim中的"Workspace"窗口,建立一个名为Xilinx_CoreLib的新库;(这
个操作创建一个名为"Xilinx_CoreLib"的文件夹,你可以在"Workspace"窗口
中看到它)
◆ 现在开始编译!在"Compile"菜单中点击"Compile",选择
"$Xinlinx/verilog/scr/XilinxCoreLib"目录中所有的文件,在弹出的对话框中
选中刚刚建立的"Xilinx_CoreLib"文件夹,再点击"Compile"按钮就可以了编
译了;


◆ 用同样的方式编译其他两个本地库("simprims"和"unisims");

第二章 调用Xilinx CORE-Generator
当需要在设计中生成参数化和免费的IP内核(黑箱子)时,无论是通过原理图方式还
是HDL方式,CORE-Generator都是一个非常有用的程序.
利用CORE-Generator创建一个IP核
利用Xilinx提供的CORE-Generator来生成IP核是非常简单的.内核是全参数化的,
这就意味着你只需要在空白处填入几个数字和参数,然后程序就会自动产生一个你所需要的
内核.(有些内核是全免费的,有些则没有这么慷慨)
利用CORE-Generator来生成IP核的步骤如下:
◆ 在"程序"中找到"Xilinx"项,然后在"Accessories"中启动单独存在的
"CORE-Generator";
◆ 在"Part"标签栏中选择恰当的FPGA模型;

下一页