数字电路逻辑设计(补充)

数字电路逻辑设计（含补充内容）

大连理工大学软件学院

赖晓晨

far.away@tom.com

数字电路逻辑设计

基本逻辑电路
逻辑代数与逻辑函数
组合逻辑网络
触发器
时序逻辑网络
阵列逻辑

数字逻辑层

计算机硬件系统层次

第一节基本逻辑电路

集成逻辑电路分类

按组成材料：双极型集成电路、MOS型集成电路
按输入输出信号关系：组合逻辑电路、时序逻辑电路

数字系统的基本单元是逻辑门。早期的逻辑门是由分立元件组成的，随着半导体集成电路的发展，现今的逻辑门均可以集成化。

一、三极管

三极管

三极管特性

放大特性
开关特性

基极（B）

集电极（C）

发射极（E）

npn型三极管

三极管开关特性

三极管

基极（B）

集电极（C）

发射极（E）

Vcc

GND

基极高电平，三极管导通；

基极低电平，三极管截止。

二、逻辑门

基本逻辑关系

或（逻辑加）、与（逻辑乘）、非（取反）

每一种基本逻辑关系都有相应的逻辑门

逻辑门是一种电路，其输入和输出的对应关系符合其代表的相应的逻辑关系，逻辑门由三极管、电阻等电路元件组成，基于三极管的开关特性。

≥1

﹠

三、真值表

真值表

能够说明电路所有输入输出关系的完备的表格。

逻辑或

或（逻辑加）：F=A+B
真值表
或门逻辑符号

≥1

逻辑与

与（逻辑乘）：F=A · B=AB
真值表
与门逻辑符号

﹠

逻辑非

非（取反）：F=A
真值表
非门逻辑符号

常用逻辑关系：异或

异或：F=AB+AB
真值表

其他逻辑门

﹠

Z=AB

与非门与或门

或非门与或非门

Z=A+B

≥1

﹠

Z=AB+CD

﹠

≥1

﹠

Z=AB+CD

﹠

≥1

请写出真值表

逻辑门的另一种图形符号

四、波形图

波形图

表示逻辑电路输入输出关系的图形

或（逻辑加）：F=A+B

逻辑与

与（逻辑乘）：F=A · B

逻辑非

非（取反）：F=A

练习：画波形图

﹠

Z=AB

与非门与或门

或非门与或非门

Z=A+B

≥1

﹠

Z=AB+CD

﹠

≥1

﹠

Z=AB+CD

﹠

≥1

五、逻辑门的物理特性

以TTL“与非”门为例

电流电压参数
带载能力
抗干扰能力
功耗
传输延迟

1、电流电压参数

V^OH——输出高电平：当输入为低电平时，输出得到的高电平值。典型为3.6v，最小值为2.8v。
V^OL——输出低电平：当输入全部为高电平时，输出得到的低电平值。典型为0.2v，最大值为0.35v。

2、带载能力

TTL与非门的带载能力用门的扇出系数N⁰来标志。
扇出系数N⁰表示一个与非门能够驱动的同类门的最大数目，一般大于等于8，10左右。

3、抗干扰能力

噪声容限：在保证逻辑门完成正常逻辑功能的前提下，逻辑门输入端能够承受的最大干扰电压值。
由于输入端可能处在高电平或低电平两种情况，因此噪声容限分为两种：

低电平噪声容限：0.7v
高电平噪声容限：1.8v

抗干扰能力（续）

动态尖峰电流

三极管导通速度和截至速度不一致，这导致了在TTL与非门在状态切换时会出现一个很大的瞬态电流，这称为动态尖峰电流。

动态尖峰电流造成的影响

使电源平均电流增加，增大电源功耗
尖峰电流形成干扰源

4、功耗

功耗是电路的重要技术指标之一，它是由电压和电流的乘积来决定。

5、传输延迟

理想情况下，TTL与非门的输出会立刻按照逻辑关系响应输入信号的变化，但是实际上输出的变化总是滞后于输入变化。

传输延迟（续）

平均传输延时：

平均传输延时t^pd=(导通延时+截至延时)/2

平均传输延时越小说明电路速度越快

第二节逻辑代数与逻辑函数

逻辑代数又称布尔代数，由十九世纪英国数学家George boole创立，是数字电路（开关电路）的数学基础，又称为开关代数。

一、基本概念

逻辑变量：逻辑代数与普通代数一样，用字母a、b、c、d表示变量，这称为逻辑变量。逻辑变量的取值只有0和1两种可能性。
逻辑函数：由逻辑变量a、b、c、d和算子“.”、“+”、“-”等符号，以及括号、等号等构成的表达式。函数是随着变量的变化而变化的因变量。

二、公理、定理和常用公式

公理：

1=0 0=1

1·1=1 0+0=0

1·0=0·1=0 0+1=1+0=1

0·0=0 1+1=1

如A不为0，则必为1

如A不为1，则必为0

定理

交换律：A+B=B+A A·B=B·A

结合律：A+(B+C)=(A+B)+C A·(B·C)=(A·B)·C

分配律：A+B·C=(A+B)·(A+C) A·(B+C)=A·B+A·C

互补律：A+A=1 A·A=0

0-1律：1+A=1 0·A=0

自等律：0+A=A 1·A=A

反演律：A+B=A·B A·B=A+B

重叠律：A+A=A A·A=A

还原律：A=A

公式

公式一（吸收律）：A+AB=A

公式二：AB+AB=A

公式三：A+AB=A+B

公式四（包含律）：AB+AC+BC=AB+AC

公式四推论： AB+AC+BCD=AB+AC

公式五：AB+AB=AB+AB

关于异或运行的一些公式

异或：F=A⊕B 即 F=AB+AB

异或非（同）： F=A⊕B 即 F=AB+AB

即F=A⊙B

交换律：A⊕B=B⊕A

结合律：(A⊕B)⊕C =A⊕(B⊕C)

分配律：A·(B⊕C) =A· B⊕A·C

关于异或运行的一些公式（续）

与常量有关的异或： A⊕1=A

A⊕0=A

A⊕A=0

A⊕A=1

多变量异或运算中，如果变量为1的个数是奇数，那么异或的运算结果是1，如果是偶数，那么结果是0

三、逻辑函数的公式化简

逻辑函数化简的意义

通常同一个逻辑关系可以用多种不同的逻辑表达式来表达，每一种对应不同的逻辑电路，表达式越复杂，逻辑电路就越复杂，我们希望电路越简单越好，因此需要对逻辑函数进行化简。例如：

F=AB+AC

=AB+AC+BC

=ABC+ABC+ABC+ABC

逻辑函数化简标准和方法

化简的标准

化简后的逻辑表达式含有的“或”项最少，每一个“或”项中含有的“与”项最少。

化简的方法

公式法：利用布尔代数的基本公式和规则进行化简的方法
卡诺图法：借助于卡诺图的一种几何化简法

1、公式法化简举例

F=A·B+A·C+B·C·D

公式法化简举例

F=A·B+A·C+B·C·D

解：

F=(A·B+A·C+B·C) +B·C·D 包含率

公式法化简举例

F=A·B+A·C+B·C·D

解：

F=(A·B+A·C+B·C) +B·C·D 包含率

F=(A·B+A·C)+(B·C +B·C·D) 结合率

公式法化简举例

F=A·B+A·C+B·C·D

解：

F=(A·B+A·C+B·C) +B·C·D 包含率

F=(A·B+A·C)+(B·C +B·C·D) 结合率

F=(A·B+A·C)+B·C 吸收率

公式法化简举例

F=A·B+A·C+B·C·D

解：

F=(A·B+A·C+B·C) +B·C·D 包含率

F=(A·B+A·C)+(B·C +B·C·D) 结合率

F=(A·B+A·C)+B·C 吸收率

F=(A·B+A·C) 包含率

举例2

AB+AC+ADE+CD

举例2

AB+AC+ADE+CD

解：

= AB+（AC+CD）+ADE

举例2

AB+AC+ADE+CD

解：

= AB+（AC+CD）+ADE

= AB+（AC+CD+AD）+ADE

举例2

AB+AC+ADE+CD

解：

= AB+（AC+CD）+ADE

= AB+（AC+CD+AD）+ADE

= AB+（AC+CD）+（AD+ADE）

举例2

AB+AC+ADE+CD

解：

= AB+（AC+CD）+ADE

= AB+（AC+CD+AD）+ADE

= AB+（AC+CD）+（AD+ADE）

= AB+（AC+CD）+AD

举例2

AB+AC+ADE+CD

解：

= AB+（AC+CD）+ADE

= AB+（AC+CD+AD）+ADE

= AB+（AC+CD）+（AD+ADE）

= AB+（AC+CD）+AD

= AB+AC+CD

例3

AB+BC+BC+AB

例3

AB+BC+BC+AB

解：

= AB+BC+BC（A+A）+AB（C+C）

例3

AB+BC+BC+AB

解：

= AB+BC+BC（A+A）+AB（C+C）

= AB+BC+ABC+ABC+ABC+ABC

例3

AB+BC+BC+AB

解：

= AB+BC+BC（A+A）+AB（C+C）

= AB+BC+ABC+ABC+ABC+ABC

例3

AB+BC+BC+AB

解：

= AB+BC+BC（A+A）+AB（C+C）

= AB+BC+ABC+ABC+ABC+ABC

= AB+BC+AC

结论

公式法化简逻辑函数需要应用多个公式
何时化为最简需要依靠经验来判断

化简结果不唯一

2、最小项

最小项：由全部变量或者其反变量形成的逻辑乘积项称为最小项，任何函数都可展开为若干个最小项之和。

最小项

两变量函数F(A,B)，最小项为：

AB、AB、AB、AB

三变量函数F(A,B,C)，最小项为：

ABC、ABC、ABC、ABC、

ABC、ABC、ABC、ABC

2²个

2³个

最小项特点

以三变量为例：

每个乘积项都有三个因子。
每一个变量都是它的一个因子。
每个变量以原变量或者反变量形式出现，且只出现一次。

上述八个乘积项称作三变量A、B、C的最小项，也叫做标准乘积项或标准积。

最小项的性质

以两变量为例，作真值表

对任意一个最小项，只有一组变量的取值使其为1。
对变量的任一组值，任意两个最小项之积为0。
对变量的任一组取值，最小项之和为1

1 1

1 0

0 1

0 0

A B

最小项的简化表示

用符号mⁱ表示最小项，其中i的取值为使最小项值为1对应的变量组取值的十进制等效值。
例如AB对应为m³

1 1

1 0

0 1

0 0

A B

m_⁰ m_¹ m_² m_³

3、构造函数标准表达式

从功能描述或真值表求函数标准表达式

（功能描述）->真值表->表达式->化简->电路实现

步骤：

观察真值表，找到F=1的行
由F=1的行写出对应的最小项
将得到的最小项“或”起来

举例：表决电路

设计三人表决电路

如有两票或两票以上同意（真），则通过表决（结果为真），否则不通过。

举例：表决电路

根据功能描述建立真值表

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

举例：表决电路

根据功能描述建立真值表
找到F=1的行：

3、5、6、7

分析：

满足输出为真的条件是

其中的四行，只要这四个条

件满足任意一个均可。

所以函数可写作这四个

最小项“或”的形式。

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

举例：表决电路

根据功能描述建立真值表
找到F=1的行：

3、5、6、7

将对应的最小项或起来

m3+m5+m6+m7

=∑(3,5,6,7)

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

举例：表决电路

根据功能描述建立真值表
找到F=1的行：

3、5、6、7

将对应的最小项“或”起来

m3+m5+m6+m7=∑(3,5,6,7)

即：

F=ABC+ABC+ABC+ABC

4、卡诺图化简逻辑函数

卡诺图：用两维图的形式来表示真值表。

A B C F

0 0 0 0

0 0 1 0

0 1 0 0

0 1 1 1

1 0 0 0

1 0 1 1

1 1 0 1

1 1 1 1

BC 00 01 11 10

卡诺图化简步骤

步骤：

按照变量个数画出表格
按照函数给每个方格添0或1
圈起数值为1的逻辑相邻的方格（合并最小项）直到圈完所有的1，可以重复圈。
得到最简函数形式（结果不唯一）

卡诺图化简举例

F=AB+AB+AC

卡诺图化简举例

F=AB+AB+AC

按照变量个数画出表格

BC 00 01 11 10

逻辑相邻：相邻方格只可以有一位数字不同

卡诺图化简举例

F=AB+AB+AC

按照变量个数画出表格
按照函数给每个方格添0或1

BC 00 01 11 10

原变量寻找1，反变量寻找0

卡诺图化简举例

F=AB+AB+AC

按照变量个数画出表格
按照函数给每个方格添0或1
圈起数值为1的逻辑相邻的方格

BC 00 01 11 10

圈起值为1的方格数目要尽可能多，而且要能形成矩形，且必须是2的整数次幂个，同一方格可多次圈起，所有方格不能有遗漏

卡诺图化简举例

F=AB+AB+AC

按照变量个数画出表格
按照函数给每个方格添0或1
圈起逻辑相邻的方格
得到最简的函数形式

BC 00 01 11 10

最终结果：F=B+AC

留下不变量，去掉变化量

练习

F=ACD+ABC+ABD+BCD+AC+BCD+ABD

F=ABCD+ABCD+ABCD+ABCD+ABCD+

ABCD+ABCD+ABCD+ABCD

练习

F(A, B,C ,D)=∑(2,3,12,13,14,15)

F=XYZ+XYZ+XYZ+XYZ

F=XZ+WXY+W(XY+XY)

代数法和卡诺图法化简的比较

定能得到最简结果

只适用于变量较少时

技巧性强

是否最简结果难判断

代数法 VS 卡诺图法

以下几者等价

逻辑电路
真值表
逻辑函数
卡诺图
完整的波形图

第三节组合逻辑网络

组合电路特点
组合逻辑电路分析
组合逻辑电路设计
典型组合逻辑电路

一、组合逻辑网络特点

任一时刻输出信号的稳态值，仅取决于该时刻的输入信号，而与输入信号作用之前电路所处的状态无关。
从电路结构上看，组合网络由逻辑门组成，无记忆元件，输入输出之间无反馈。

组合逻辑网络输入输出关系图

z¹＝f¹(x¹, x², …. xⁿ)

z²＝f²(x¹, x², …. xⁿ)

z³＝f³(x¹, x², …. xⁿ)

X¹

X²

Xⁿ

组合网络

Z¹

Z²

Z^m

二、组合逻辑网络的分析方法

组合网络分析步骤

用文字或符号标出各门的输入输出端
从输入端到输出端逐级的写出输出到输入的函数表达式，然后得到输入变量表示的输出函数逻辑表达式。
列出真值表。将输入变量的各可能取值代入逻辑表达式，求出输出变量值，列出真值表。

组合网络分析举例

三、组合逻辑网络的设计方法

组合网络设计步骤

分析设计要求，确定输入量、输出量
列出真值表
求得逻辑表达式，并化简
画逻辑图

组合逻辑网络设计举例1

表决电路

功能详细分析
列出真值表
求得逻辑表达式，并化简（卡诺图）
画出逻辑电路图（标准画法）

F=ABC+ABC+ABC+ABC=AC+BC+AB

00 01 11 10

组合逻辑网络设计举例2

8－3二进制编码器设计

用n位二进制代码对2ⁿ个信号进行编码的电路称为二进制编码器。

对于某一给定时刻，编

码器只有一个输入信号有

效，输出为对此有效信号

的二进制编码。

二

进

制

编

码

器

D⁰

D¹

D⁷

8－3二进制编码器设计2（续）

分析：

输入：D0~D7
输出：A、B、C

假设输入高电平有效

二

进

制

编

码

器

D⁰

D¹

D⁷

8－3二进制编码器设计2（续）

真值表：

二

进

制

编

码

器

D⁰

D¹

D⁷

输入输出

A B C

D0 0 0 0

D1 0 0 1

D2 0 1 0

D3 0 1 1

D4 1 0 0

D5 1 0 1

D6 1 1 0

D7 1 1 1

8－3二进制编码器设计2（续）

逻辑表达式

A=D4+D5+D6+D7

B=D2+D3+D6+D7

C=D1+D3+D5+D7

输入输出

A B C

D0 0 0 0

D1 0 0 1

D2 0 1 0

D3 0 1 1

D4 1 0 0

D5 1 0 1

D6 1 1 0

D7 1 1 1

8－3二进制编码器设计2（续）

逻辑电路实现

A=D4+D5+D6+D7

B=D2+D3+D6+D7

C=D1+D3+D5+D7

8－3二进制编码器设计2（续）

逻辑电路实现

A=D4+D5+D6+D7

B=D2+D3+D6+D7

C=D1+D3+D5+D7

0 0 1 0 0 0 0 0

0 0 0 0 0 0 1 0

测试

四、典型组合逻辑电路

三态门
可控原、反码输出电路
比较器
奇偶检测电路

加法器
算术逻辑单元
译码器
数据选择器
数据分配器

1、三态门

三态门：输出具有“1”态、“0”态、“高阻”态的电路元件，称为三态门。

Y=GZ+GA

三态门的时序图

在时序图上经常用“不高不低”的“中间线”来表示高阻态。
实际电路有各种延迟

数据输入到输出

的上升延迟和下

降延迟tp^HL

三态门的延迟

G负跳变到来时，输入为1时，电路输出从高阻到逻辑0态，以及从逻辑0态到高阻态的延迟。

三态门的延迟（续）

G负跳变到来时，输入为0时，电路输出从高阻到逻辑1态，以及从逻辑1态到高阻态的延迟。

三态门的应用1

若干三态门共同驱动总线
tp^LZ、tp^HZ小于tp^ZL和tp^ZH

三态门的应用2

双向总线

三态门的应用3

用三态门控制多个设备（图2.6）

三态门处于高阻时，其输入也是高阻的，输入端于前一级“脱开”，因此不会影响其他电路的带载。

2、可控原、反码输出电路

异或门的特性：

与1异或相当于取反
与0异或数据不变

图2.8

控制端

数据端

输出端

3、比较器

数码Ai，Bi加在异或门的输入端，如果Ai与Bi相等，由异或逻辑真值表可知，异或门输出为0，利用这一关系可以设计比较器，用来比较两个数是否相等。
图2.9

题目

设计电路，比较两个两位二进制数的大小（A=A⁰A¹，B=B⁰B¹），如果A>=B，电路输出值为1，否则为0，画出逻辑电路图。

4、奇偶校验

实现方法

奇校验：填校验位后 1的个数是奇数
偶校验: 填校验位后 1的个数是偶数

X_¹X_²… X_ⁿ_^－1X_ⁿ

Ｘ_⁰

校验位

奇偶校验特点

简单易行，用于并行数据的校验：
存储器读写检测，ASCII字符传送检查；
只能发现1位错误，不能发现偶数个误码；
不能指示出错位置，无纠错能力。

奇偶校验位的形成及校验

奇校验位Ｃ生成

Ｃ＝ｘ¹ ⊕ｘ² ⊕…⊕ｘⁿ

只有当ｘ中包含有奇数个1时C＝0

偶校验位Ｃ生成

Ｃ＝ｘ¹ ⊕ｘ² ⊕…⊕ｘⁿ

ｘ中包含偶数个1时C＝0。

校验时(使用下页电路)，若F＝1,则收到信息有错.

F＝ｘ’¹ ⊕…⊕ｘ’^n-1 ⊕C

0 1 0 1 0 1 0 0

1 1 1 0

0 1

分组奇偶校验码

纵横都加校验奇偶校验位的编码系统：n个信息的一个分组排列成矩形式样，并以横向奇偶（HP）及纵向奇偶（VP）的形式编出奇偶校验位

5、加法器

一位半加器
一位全加器
n位加法器
超前进位加法器

A、一位半加器

实现两个一位二进制数相加的电路，称为半加器。半加器有两个输入端（被加数和加数），两个输出端（和与进位）

半加器逻辑表达式

半加器的逻辑表达式如下

S=A ⊕ B

C=AB

用一个异或门和一个与门

即可实现半加器。

半加器“和”的逻辑电路

B、一位全加器

当多位二进制数据相加时，对每一位而言，除了有被加数和加数之外，还有从低位送来的进位，考虑到进位的加法器称为全加器。

全加器真值表

全加器逻辑表达式

C_ⁱ

C_^o

逻辑表达式

S=ABCⁱ+ABCⁱ

+ABCⁱ+ABCⁱ

C^o=ABCⁱ+ABCⁱ

+ABCⁱ+ABCⁱ

化简

S=A⊕B⊕C

C=AB+BCⁱ+ACⁱ

全加器电路的实现

S=A⊕B⊕C C^o=AB+BCⁱ+ACⁱ

全加器的另一种实现电路

F_ⁿ=X_ⁿ Y_ⁿ C_ⁿ

C_ⁿ=X_ⁿC_^n-1+Y_ⁿC_^n-1+X_ⁿY_ⁿ

C、n位串行加法器

多位二进制数据的加法可用多个全加器来完成，参加运算的两组数据并行加入，进位信号串行传递，称为n位串行加法器，或并联加法器。

n位串行加法器的缺点

多位二进制数据的加法可用多个全加器来完成，参加运算的两组数据并行加入，进位信号串行传递，称为n位串行加法器，或并联加法器。

缺点：速度慢

超前进位产生电路：根据各个进位的形成条件来实现。
C1形成的条件：

X1，Y1均为1
X1，Y1任一为1，同时C0为1

C1=X1Y1+(X1+Y1)C0

n位串行加法器分析

超前进位产生电路时根据各个进位的形成条件来实现的。
C2形成的条件： C1为1

X2，Y2均为1
X2，Y2任一为1， X1，Y1均为1
X2，Y2任一为1， X1，Y1任一为1，同时C0为1

C2=X2Y2+(X2+Y2)X1Y1+

(X2+Y2)(X1+Y1) C0

n位串行加法器分析

超前进位产生电路时根据各个进位的形成条件来实现的。
C3形成的条件：

C4形成的条件：

n位串行加法器分析

令Pi=Xi+Yi, Gi=XiYi 则

可化简为：

同理C3、C4做同样化简

C1=X1Y1+(X1+Y1)C0

C2=X2Y2+(X2+Y2)X1Y1+(X2+Y2)(X1+Y1) C0

C1= G1+P1C0

C2= G2+P2G1+P2P1C0

n位串行加法器分析

进一步化简：

C1= G1+P1C0 = P1+G1C0

C2= G2+P2G1+P2P1C0 = P2+G2P1+G1G2C0

同理C3、C4做同样变化，用Pi、Gi的反变量来表示

n位串行加法器分析

D、超前进位加法器

四位超前

进位加法器

同时形成各位进位

实行快速加法

C1= G1+P1C0 = P1+G1C0

C2= G2+P2G1+P2P1C0 = P2+G2P1+G1G2C0

ALU -- 进行多种算术运算和逻辑运算
基本逻辑结构是超前进位加法器
SN74181基本原理

M: 状态控制端

S_⁰~S_{^{3
:}}运算选择控制端

A_³~A_{^{0
:}}参加运算的两个数

B_³～B_⁰:

C_ⁿ : 最低位进位输入

F_³～F_⁰ : 运算结果

6、算术逻辑单元

图2.9 四位ALU功能表

A·B

(A·B)减1

A·B

A减B

A减B减1

A B

(A·B)加(A+B)加1

(A·B)加(A+B)

A加(A·B)加1

A加(A·B)

A·B

“0”

减1

“0”

(A+B)加1

A+B

A·B

(A+B)加1

A+B

A+1

C_ⁿ=0

C_ⁿ=1

M=L 算术运算

M=H

逻辑运算

正逻辑

S_⁰

S_¹

S_²

S_³

＋

加：算术加； +：逻辑加

图2.12 16位快速ALU

图2.10 用4片ALU构成的16位ALU

基本功能:是把输入代码译成相应的控制电位
n个输入变量，小于等于2ⁿ个输出

2 - 4译码器、3 - 8译码器

4 -16译码器

7、译码器

例：3-8译码器

输入输出

C B A Y_⁷ Y_⁶ Y_⁵ Y_⁴ Y_³ Y_² Y_¹ Y_⁰

00001111

00110011

01010101

11111110

11111101

11111011

11110111

11101111

11011111

10111111

01111111

Y_⁰

Y_¹

Y_²

Y_³

Y_⁴

Y_⁵

Y_⁶

Y_⁷

G_¹

G_^2A

G_^2B

74LS138

图2.14 两块三输入变量译码器扩展成四输入译码器

译码器扩展

题目：显示译码器设计

七段式二极管

共阴
共阳

显示译码电路设计

A B C D

8、数据选择器（多路开关）

功能：在选择信号的作用下，从多个输入通道中选择某一个通道的数据作为输出。

例: 四通道选一数据选择器

地址输出

S1 S0 Y

0 0 D0

0 1 D1

1 0 D2

1 1 D3

双4选1多路开关

8选1多路开关

图2.22：由两片4选1芯片构成8选1多路开关

功能：将一路数据分配到多路装置中指定的某一路中。

S0 S1 D W

0 0 D W0=D

0 1 D W1=D

1 0 D W2=D

1 1 D W3=D

9、数据分配器

例四路数据分配器

常见集成电路举例

3-8译码器

74138
74L138
74LS138
74H138
74HC138

第四节触发器

触发器的概念
触发器举例
触发器的开关特性

一、触发器的概念

触发器是能够长期保持一个二进制状态（只要不断电），直到输入信号引导它转到另一个二进制状态为止的数字电路。

逻辑电路的输出状态不但和当时的输入状态有关，还与电路在此以前的输入状态有关

触发器的分类

按照时钟控制方式分类

电位触发器、边沿触发器、主－从触发器

按功能分类

R-S触发器、D触发器、J-K触发器、T触发器

选取触发器时，要兼顾时钟控制方式和功能

二、触发器举例

电平触发器

基本RS触发器
时钟RS触发器
D触发器
JK触发器、T触发器

边沿触发器
主从触发器

1、基本RS触发器

电路符号
电路图
引脚

S Q

R Q

保持

Q非

复位端

置位端

输出信号端

基本RS触发器（续）

基本RS触发器典型应用

按键去抖

基本RS触发器（续）

保持

Q非

基本RS触发器（续）

或非门构成基本RS触发器

保持

Q非

＋

2、时钟RS触发器

电路符号
电路图
引脚
现态、次态

Qⁿ

Qⁿ⁺¹

S Q

R Q

复位端

置位端

输出信号端

3、D触发器

课本p36图2.23错误

4、J－K触发器

电路符号
电路图
引脚

J Q

K Q

复位端

置位端

输出信号端

J－K触发器的特性表

特性表：记录触发器原状态和新状态之间关系的表格。

Q_ⁿ J_ⁿ K_ⁿ Q_ⁿ⁺¹

0 0 0 0

0 0 1 0

0 1 0 1

0 1 1 1

1 0 0 1

1 0 1 0

1 1 0 1

1 1 1 0

空翻问题

5、T触发器

电路符号
电路图
特性表

J Q

输出信号端

Q_ⁿ T Q_ⁿ⁺¹

0 0 0

0 1 1

1 0 1

1 1 0

电路符号
引脚
D--数据输入端；
CLK--时钟信号；
S--置位信号端；
R--复位信号端；
Q--输出信号端。
D触发器功能表

正跳变触发有效

输入输出

R S CLK D Q

0 1 X X 0

1 0 X X 1

1 1 0 0

1 1 1 1

D S Q

CLK R Q

6、边沿D触发器

图2.17 D 触发器

边沿D触发器波形图

主从触发器是由两个电位触发器级联而成的，接收数据的是主触发器，接收主触发器输出的是从触发器，主、从触发器的同步控制信号是互补的。主从触发器的输出是从触发器的输出。

7、主从JK触发器

主触发器

从触发器

输入

输出

三、触发器的开关特性

cp到触发器输出的传输延迟
数据建立时间，数据保持时间
直接置0脉冲宽度，直接置1脉冲宽度
直接置0，直接置1信号至输出的传输延迟
直接置0，直接置1信号的恢复时间
时钟脉冲的最小宽度，最高时钟频率

第五节时序逻辑网络

寄存器
移位寄存器
计数器

一、寄存器

寄存器是计算机内部重要的部件，用于暂存数据、指令等。
寄存器由触发器和一些控制门组成。寄存器中常用边沿D触发器和锁存器。

4D寄存器

正边沿触发D触发器组成的四位寄存器

二、移位寄存器

移位寄存器是计算机内部重要的部件，例如进行乘除法时，需要将部分积移位、在进行串并转换时也要进行移位。
有移位功能的寄存器称作移位寄存器。

X1 X2 X3 X4

移位脉冲

CLK

D1 Q1

CLK

D2 Q2

CLK

D3 Q3

CLK

D4 Q4

CLK

串行输入信号D^IN

D_^IN

CLK

1 0 1 1 0

1 0 1 1

1 0 1

1 0

串行输入并行输出右移位寄存器波形图

多个移位寄存器串连

功能及应用
分类

时钟作用方式

同步计数器

异步计数器

计数顺序

十进制计数器

二进制计数器

三、计数器

典型计数器（四位为例）

二进制计数器

0000 0001 0010 … 0100 0101

1111 1110 1101 … 0111 0110

RC=Q^AQ^BQ^CQ^D

十进制计数器

0000 0001 0010 0011 0100

1001 1000 0111 0110 0101

RC=Q^AQ^D

四级二进制并行计数器

J Q

CLK

K CLR

J Q

CLK

K CLR

Q0 Q1 Q2 Q3

清0端

控制端

clk

J Q

CLK

K CLR

J Q

CLK

K CLR

“1”

JK为0则保持，JK为1则翻转。(T触发器)

“1”

J Q

CLK

K CLR

J Q

CLK

K CLR

Q0 Q1 Q2 Q3

清0端

控制端

clk

J Q

CLK

K CLR

J Q

CLK

K CLR

T0 T1 T2 T3

四级二进制并行计数器

波形图

CLK

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

波形图

CLK

1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16

Q3 Q2 Q1 Q0

CLK

RAM 读写存储器
ROM 只读存储器
PLA 可编程逻辑阵列
PAL 可编程阵列逻辑
GAL 通用阵列逻辑
CPLD 复杂可编程逻辑器件
FPGA 现场可编程门阵列

第六节阵列逻辑

CPLD和FPGA的用途

快速开发产品
做ASIC验证

CPLD和FPGA的开发工具

VerilogHDL
VHDL

CPLD/FPGA