基本RS-FF:约束条件,不可控
时钟RS-FF:约束条件,动作时间在CP有效电平期间,存在空翻现象
主从FF:时钟下降沿触发(负沿触发),动作发生在CP下降沿,存在空翻现象
边沿触发的FF:时钟边沿有效,输入信号只在时钟有效沿时起作用,不存在空翻现象
JK-FF,D-FF,T-FF的逻辑符号,逻辑功能
4D触发器74LS175
利用74LS175和相关的门电路设计四路抢答器,并要求能指示抢答组.
74LS175组成的四路抢答器电路
6-1 时序逻辑电路一章概述
由存储电路和组合逻辑电路两部分组成.
任一时刻的输出不仅取决于当时的输入,而且还与电路原来的状态有关.
有同步时序逻辑电路(所有触发器的时钟都连在一起)和异步时序逻辑电路(时钟脉冲只触发部分触发器,其余由电路内部信号触发)之分.
6-2-1 同步时序逻辑电路的分析方法
写方程式:输出方程,驱动方程和状态方程(将驱动方程代入相应触发器的特性方程可得).
列状态转换表.
逻辑功能说明.
画状态转换图和时序图.
说明及举例.
6-2-2 异步时序逻辑电路的分析方法
注意考虑各个触发器的时钟条件,其它与同步时序逻辑电路的分析相似.
举例.
6-3-1 异步二进制加法计数器
二进制加法计数器的时序图
6-3-2 异步二进制减法计数器
6-3-3 同步二进制递增计数器
同步二进制可逆计数器
作业:
P.253. 6.1 6.5