PLD
2.2 cyclone & cyclone II
reference
基于FPGA的嵌入式系统设计,任爱峰等编著
Cyclone 架构
1.5V,0.13um SRAM工艺
最多20060LE,288Kb RAM
特点
垂直结构的逻辑单元LE
嵌入式存储块M4K block
锁相环PLL
IOE
支持多种单端和差分标准的I/O接口,内含3个reg支持RRD
高效的内部连线
低延时的全局时钟网络
最多8根全局时钟线组成
M4K block
嵌入式存储资源
双口,单口存储器
实现低成本的DSP系统,实现设计中所需的多个乘法器
用M4K 实现软乘法器
并行乘法
分布式运算方式
等待时间 vs 存储利用率和乘法器尺寸
专用外部存储器接口
Cyclone片内内嵌专用接口电路支持DDR SDRAM,FCRAM.最高带宽达266Mbps
每个器件最多支持一个32b宽的具有纠错能力的双列存储器模块DIMM
DDR SDRAM
与SDR结构相同,带宽加倍,数据在时钟上下沿均传输
FCRAM
延迟较低,基于SRAM功能架构的存储器件,大容量,低功耗环境下,具有更好性能.在时钟上下沿均传输数据.
DDR SDRAM
与SDR结构相同,带宽加倍
数据在时钟上下沿均传输
命令(地址和控制信号)只在时钟上升沿传输
输入数据在DQS的上下沿锁存,输出数据也以DQS的上下沿为参考
DQS(data strobe)双向信号,读操作时,由DDR SDRAM驱动, DQS与数据边沿对齐;写操作时,由存储器控制器驱动与数据中央对齐.
Burst方式(突发,burst length 2,4,8,etc.)
Burst结束自动precharge
DDR SDRAM READ WAVEFORM
DATA FROM DDR SDRAM TO FPGA

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