用ModelSim作功能仿真(8)
3 编译源代码(Verilog)
UI) Design -> Compile
Cmd) vlog -work .v .v
文件按出现的顺序被编译
文件的顺序或者编辑的顺序不重要
支持增量式编译(只有被改动的设计单元被编译)
缺省编译到work库
例如. vlog my_design.v
用ModelSim作功能仿真(9)
3 编译源代码
点亮一个或多个文件并点击 Compile
用ModelSim作功能仿真(10)
3 编译源代码----错误信息
错误信息在 Main 窗口显示
在信息上双击,引起错误的代码在 Source 窗口被点亮
用ModelSim作功能仿真(11)
4 启动仿真器
UI) Design -> Load New Design
Cmd) vsim -lib
VHDL
vsim top_entity top_architecture
Verilog
vsim top_level1 top_level2
仿真多个top级模块
用ModelSim作功能仿真(11)
4 启动仿真器
选择仿真器的分辨率
选择库
选择顶级module 或 entity/architecture
用ModelSim作功能仿真(12)
4 启动仿真器
指定 SDF文件
使用定时值的等级的类型 (如果不是顶级)
用ModelSim作功能仿真(13)
4 启动仿真器----vsim 命令的参数
参数
-t
指定仿真的时间分辨率
单位可以是{fs, ps, ns, ms, sec, min, hr}
如果用了 Verilog的 'timescale指令, 将使用整个设计中的最小的时间精度

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