第6章 VHDL设计应用实例
第6章 VHDL设计应用实例
6.1 8位加法器的设计
6.3 序列检测器的设计
6.4 正负脉宽数控调制信号发生器的设计
6.5 数字频率计的设计
6.6 数字秒表的设计
6.1 8位加法器的设计
1.设计思路
多位加法器由4位二进制并行加法器级联构成是较好选择.
本设计中的8位二进制并行加法器即是由两个4位二进制并行加法器级联而成的,其电路原理图如图6.1所示.
图6.1 8位加法器电路原理图
2.VHDL源程序
1) 4位二进制并行加法器的源程序ADDER4B.VHD
LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY ADDER4B IS --4位二进制并行加法器
PORT(C4: IN STD_LOGIC; --低位来的进位
A4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位加数
B4: IN STD_LOGIC_VECTOR(3 DOWNTO 0); --4位被加数
S4: OUT STD_LOGIC_VECTOR(3 DOWNTO 0);--4位和
CO4: OUT STD_LOGIC); --进位输出
END ENTITY ADDER4B;
ARCHITECTURE ART OF ADDER4B IS
SIGNAL S5:STD_LOGIC_VECTOR(4 DOWNTO 0);
--中间结果
SIGNAL A5,B5: STD_LOGIC_VECTOR(4 DOWNTO 0);
--扩展加数以及被加数位
BEGIN
A5<='0'& A4;
--将4位加数矢量扩为5位,为进位提供空间
B5<='0'& B4;
--将4位被加数矢量扩为5位,为进位提供空间
S5<=A5+B5+C4 ;
S4<=S5(3 DOWNTO 0); --四位和给S4
CO4C8,A4=>A8(3 DOWNTO 0),B4=>B8(3 DOWNTO0), S4=>S8(3 DOWNTO 0),CO4=>SC);
U2:ADDER4B --例化(安装)一个4位二进制加法器U2
PORT MAP(C4=>SC,A4=>A8(7 DOWNTO 4),B4=>B8(7 DOWNTO 4),S4=>S8 (7 DOWNTO 4),CO4=>CO8);
END ARCHITECTURE ART;
6.3 序列检测器的设计

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