文档预览： 项目八 数字钟设计 项目内容： 数字钟具有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能的。 计时及校时，时间可以24小时制或12小时制显示 日历：显示年... 点击下载

文档预览： 例12 数字钟设计及显示设计要求: 1,具有时,分,秒,计数及数码管...七段显示译码设计文件:七段显示译码设计文件(续):仿真结果(清零):... 点击下载

文档预览： 项目八数字钟设计 辽宁机电职业技术学院 制作人：王洪庆 白天明 项目内容电子钟具有“时”、“分”、“秒”（23小时59分59秒）显示且有校时功能的。计时及校时，时间可... 点击下载

文档预览： EDA数字钟的设计 1.设计思想 2.设计过程 2.1数字钟原理图 3.K4模块原理图 4.系统仿真图 5.OVER 1.设计思想 基于VHDL语言，用Top_Down的思想进行设计。 1.1 确定... 点击下载

文档预览： 7. 数字钟的设计（考试）一、要求： 设计一个有60进制和24进制（或12进制）计数功能并通过译码器及七段数码管显示的电路。 二、功能要求： 在连续脉冲的触发下，秒、分... 点击下载

文档预览： 项目四 数字钟双面PCB的设计 任务10 制作元件封装与装载元件封装库任务11 PCB的自动化设计 任务12 数字钟双面PCB的设计 任务13 生成PCB报表及打印印制电路板... 点击下载

文档预览： 系统设计根据数字钟的功能,可以将系统电路划分为3部分:计时部分,校时部分和显示...USE IEEE.STD_LOGIC_1164.ALL;USE IEEE.STD_LOGIC_UNSIGNED.ALL;... 点击下载

文档预览： VHDL数字钟设计程序 设计要求基本要求:1,24小时计数显示;2,具有校时功能(时,分...use ieee.std_logic_1164.all;use ieee.std_logic_unsigned.all;entity szz ... 点击下载

文档预览： 设计要求本设计要实现一个具有预置数的数字钟的设计,具体要求如下:...use ieee.std_logic_1164.all;use ieee.std_logic_arith.all;... 点击下载

文档预览： 团队：洛桑曲珍，尚焕丝，刘微微，时高飞 8. 单片机控制的数字钟设计（向培素） 团队：万冲，童汝超，潘博，王光武 9. 豆浆机控制系统的设计与实现 团队：胡美，汤梓婷，... 点击下载