NDS自制软件教程7
NDS自制软件教程7
FIFO:
在教程6中我们讲解了一种处理器间通信的方法,虽然能很好的工作但有两个问题.第一是他需要将数据存储到一个共享内存中,ARM7不断检测这部分内存以判断是否有新信息写入.第二是这样没有办法让ARM7返回数据给ARM9.有一种新方法可以解决这些问题.DS有一个内置的FIFO队列.FIFO是基于'先入先出'.这种数据结构允许一个'发送者'将将数据一个一个的顺序存入队列,一个'接受者'可以从队列中得到数据,从发送者先存入的开始.FIFO由此得名.FIFO也有一个中断,它在有数据传入或移出队列时发生.这样就比不断检测更有效.所以我们可以让ARM9在将指令写入队列时ARM7可以立即知道在队列中有新项目并立即执行.
本教程借鉴了DSLINUX和DSTEK的相关资料.
FIFO寄存器:
与FIFO有关的寄存器有3个,他们是:
CODE:
Define Address Size Description
REG_IPCFIFOCNT 0x04000184 16 bits Used for getting the status of
the FIFO, reseting it, setting
interrupts, etc.
REG_IPCFIFOSEND 0x04000188 32 bits Write only register for sending
data to the FIFO.
REG_IPCFIFORECV 0x04100000 32 bits Read only register for retrieving
data from the FIFO.
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REG_IPCFIFOCNT:
控制寄存器有16位,我所知道的是:
CODE:
Define Bit Read/Write Description
IPC_FIFO_SEND_EMPTY 0 R Clear if nothing has been sent,
otherwise set.
IPC_FIFO_SEND_FULL 1 R Set if the send queue is full.
IPC_FIFO_SEND_IRQ 2 R/W If set an interrupt will occur
when something is put on the
queue.
IPC_FIFO_SEND_CLEAR 3 W Empties the send queue when set.
IPC_FIFO_RECV_EMPTY 8 R Clear if nothing is in the
receive queue, otherwise set.
IPC_FIFO_RECV_FULL 9 R Set if the receive queue is full.
IPC_FIFO_RECV_IRQ 10 R/W If set an interrupt will occur when
something is received from the
queue.
IPC_FIFO_ERROR 14 R Set if an error occurs during a
send or receive.
IPC_FIFO_ENABLE 15 R/W Enables the FIFO queue.
REG_IPCFIFOSEND:
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这是一个32位只写寄存器.当一个数据写入这个寄存器时它被放到处理器的传送队列中.这个队列只可以存储16项,所以另一个处理器应当及时的接受这些项目.当一个项目写入时,不同处理器的控制寄存器的一些位会改变.不同的CPU控制寄存器的值不同.下面的表格显示当一个'传送CPU'向传送寄存器写入数据后对控制寄存器中一些位的影响:
CODE:

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